早期用户可以在2022年至2023年期间为该芯片添加PCIe6.0支持

PCI SIG发布PCIe 6.0规范最终草案几周后，Cadence推出了业内首批经过验证的IP包之一，使芯片开发人员能够在其设计中实现PCIe 6.0支持并进行测试。

该IP现已上市，早期用户可以在2022年至2023年期间为该芯片添加PCIe 6.0支持。IT之家了解到，PCIe0规范0.9版的发布意味着相关技术细节不会改变，PCI-SIG会员可以开始审查自己的知识产权和专利。在技术方面，新标准要求信号采用PAM-4四电平信号脉冲幅度调制，并具有低延时前向纠错功能，能够保证数据高速传输的准确性。

Cadence公司副总裁兼IP集团总经理Sanjive Agarwala在一份声明中表示:早期采用者已经开始探索新的PCIe 6.0规范，我们期待看到他们通过TSMC和Cadence技术取得积极成果。如果正式的PCIe00版0规范发布，则代表该标准的正式确定。

Cadence的PCIe 6.0 IP包括一个控制器和一个基于数字信号处理器的PHY该控制器采用多包处理架构，支持x16配置下最宽1024位的数据路径，支持PCIe 6.0的所有关键特性，如数据传输速率高达64 GT/s，四电平脉冲幅度调制信号，低延迟前向纠错，FLIT模式和L0p功率状态

本站了解到，这个IP是为TSMC N5节点设计的，可以被各种AI/ML/HPC加速器，图形处理器，SSD控制器等需要PCIe 6.0支持的高带宽ASIC的开发者使用。

除了IP封装，Cadence还提供了PCIe 6.0测试芯片，使用N5测试PCIe 6.0在所有数据速率下的信号完整性和性能。而且新标准对PCB电路设计和电源也提出了更高的要求，R&D人员需要解决信号串扰，损耗等问题。以下是详细要求：。

该芯片包括一个可确保最佳信号完整性，对称性和线性度，低抖动的PAM4/NRZ双模发射机，以及一个可承受64GT/s下超过35dB的信号损坏和信道损耗以提供复杂数据恢复功能的接收机。

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